高鐵時刻表南下查詢

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內容說明:


Super-FinSim是頂級的線性FinSim Verilog仿真器，從1993年放出第一款FinSim
Veril
og仿真器至今，FinSim Verilog已經引入了許多嶄新的功能：混合編譯和解釋型仿真，
仿
真工廠可以讓工程師管理數以百計的同步仿真、分離和增量編譯、高性能保存和重啟、
直
接集成C代碼，無須PLI。

Super FinSim Verilog仿真器如今可運行於64位Linux工作站，據稱在面向高性能仿真的
性能及成本上達到一個新的水平，可支援主存超過4GB的仿真。

Super FinSim聲稱需要的記憶體小，能進行高性能保存和重啟動，具備專有的交換機制
和緊湊的結果格式，並支援單獨的編譯。



Super-FinSim is Fintronic's top
performance, fully compliant Verilog
simulator. It supports PLI 1.0, SDF, VCD
and provides through integration with
third party source level debuggers,
waveform displays etc. a complete
simulation environment on all popular
platforms. FinSim provides the flexibility
of mixed compiled and interpreted
simulation and an efficient incremental
compilation.

Fintronic has a mission to supply the
highest performance Verilog HDL
simulators available for full language
design verification and timing simulation.
It is privately held and privately funded.




Fintronic Super FinSim v9.0 英文正式版(高性能仿真器)